Le circuit 3DNOC, 2ème démonstrateur du programme Intégration 3D de l’IRT Nanoelec, a été présenté à la conférence ISSCC’2016 (2900 personnes) à San Francisco, la semaine du 1er au 4 février 2016.
Le circuit 3DNOC est un circuit 3D de type logique-sur-logique, composé de l’assemblage 3D de deux circuits identiques : chaque couche est un circuit MPSoC (Multi-Processeur System-on-Chip) hétérogène, comprenant un cœur de processeur ARM1176, des processeurs de traitement du signal, des accélérateurs matériels, ainsi que des sondes thermiques. Le circuit 3DNOC est architecturé autour d’un Network-on-Chip 3D en logique asynchrone robuste et visant des applications de type Telecom 3GPP-LTE. Le circuit 3DNOC intègre aussi des mécanismes de testabilité 3D et de tolérance aux fautes. Au niveau technologique, ce circuit de 70mm² est réalisé à partir de la filière CMOS65nm de STMicroelectronics, en utilisant une technologie 3D développée dans le cadre du programme intégration 3D de l’IRT Nanoelec (TSV middle diamètre 10µm, pitch 40µm, et un assemblage Die2Die Face-to-Back). Ce circuit 3D a été vérifié avec les outils de conception 3D de Mentor Graphics, partenaire du programme Intégration 3D de l’IRT Nanoelec. Les liens de communication asynchrone 3D du circuit offrent une bande passante de 326 Mbit/sec, pour une efficacité énergétique de 0.66pJ/bit. Ces performances sont les meilleures jamais atteintes pour ce type de circuit 3D, et représentent un gain significatif dans l’état de l’art. Enfin, pendant la conférence ISSCC’ 2016, une démonstration du circuit 3DNOC a été présentée aux conférenciers, pour montrer en particulier l’adaptation des performances des liens de communications 3D en fonction de la température du circuit, l’un des effets critiques de ces circuits 3D. Ce concept 3DNOC (système 3D complexe avec protocole de communication de haut niveau) peut intéresser aujourd’hui un certain nombre d’entreprises spécialisées dans les réseaux et les serveurs gérant de grandes quantités d’informations.