L’IRT Nanoelec était présent à « l’European TSV Summit » qui s’est tenu du 18 au 20 janvier sur le campus Minatec à Grenoble.
Séverine Cheramy, Directrice du programme Intégration 3D, a présenté lors de la séance plénière, les derniers résultats obtenus sur des solutions technologiques très amont comme le collage direct puce à puce cuivre – cuivre et des techniques de conception en partitionning 3D (ou comment concevoir directement un circuit avec une approche 3D).
L’IRT Nanoelec était également présent sur son stand partagé avec le CEA et a présenté les travaux du programme Intégration 3D, montrant notamment les derniers résultats sur les démonstrateurs technologiques. Une simulation en direct permettait de faire fonctionner un composant 3DNOC (3D Network On Chip), vrai démonstrateur sorti de l’IRT Nanoelec, montrant l’adaptation du fonctionnement des éléments de la puce en fonction de l’échauffement.
Nos partenaires du programme étaient présents et ont eu une participation active sur leur propres stands et en contribuant aux présentations orales (ST, SET, Mentors Graphics)
